UPPのお部屋


HD63140≡UPP[Universal Pulse Processor]は、 の4つの独立したモジュールをワンチップ化した 日立のCMOS周辺LSIです。
製品ラインアップ
形名 パッケージ
HD63140PS 64pinプラスチックシュリンクDIP
(DP-64S)
HD63140CP 68pinPLCC
(CP-86)
最大動作周波数
4.0MHz(16MHz 水晶振動子または、16MHz外部クロック)

ユニバーサルプロセッサコア (UPC)

特長 解説 内部レジスタ
  1. UPPコントロール部
    1. マキシマムファンクションナンバレジスタ (MFNR)
    2. ファンクションナンバレジスタ (FNR)
    3. UPPシステムコントロールレジスタ (USCR)
  2. ファンクションテーブル
    1. コマンドレジスタ (CMR)
    2. レジスタアサイメントレジスタA (RASRA)
    3. レジスタアサイメントレジスタB (RASRB)
    4. I/OアサイメントレジスタA (IOARA)
    5. I/OアサイメントレジスタB (IOARB)
    6. I/OアサイメントレジスタC (IOARC)
    7. I/OアサイメントレジスタD (IOARD)
  3. UPPデータレジタ (UDR) 0〜23
  4. I/O部
    1. データディレクションレジスタ (DDR) 1,2
    2. UPPアウトプットレジスタ (UOR) 1,2
    3. UPP I/Oレジスタ (UIOR)
    4. ポートデータレジスタ (Port) 1,2
    5. UPPコンタクトイネーブルレジスタ (UCER) 1,2
    6. ネクストデータレジスタ (NDR)
    7. ネクストデータイネーブルレジスタ (NDER)
  5. 割り込み処理要求
    1. インタラプトステータスレジスタ (ISR) 1〜3
    2. インタラプトイネーブルレジスタ (ISR) 1〜3
    3. インタラプトリクエストレジスタ (IRQR) 1〜3
    4. インタラプトステータスクリアレジスタ (ISCR) 1〜3
コマンド一覧
  FRS  Free Running Counter/Timer with Sampling
  INS  Interval Counter/Timer with Sampling
  UDS  Up-Down Counter/Timer with Sampling
  GTS  Gaited Counter/Timer with Sampling
  FRC  Free Running Counter/Timer with Compare
  INC  Interval Counter/Timer with Compare
  PWC  Pulse Width Counter/Timer with Compare
  OSC  One Shot Counter/Timer with Compare
  FFC  Fifty-Fifty Duty Counter/Timer with Compare
  TPC  Two Phase Up-Down Conuter
  GTC  Gated Counter/Timer with Compare
  CTO  Combination Trigger One Shot Counter/Timer
  SIT  Shift Input
  SOT  Shift Output
  SPO  Shift Parallel Output
  NOP  None Operation
ファンクション UPCのコマンドは上に挙げた15種類です。実際にUPCの動作を決めるのはコマンドに各種設定を加えたファンクションによって決まります。


A/Dコンバータ

特長 解説 内部レジスタ
  1. A/Dコントロールステータスレジスタ (ADCSR)
  2. A/Dデータレジスタ (ADDR)

RAM

特長 解説 内部レジスタ
  1. RAMコントロールレジスタ (RAMCR)
    RAMイネーブルレジスタ (RAME)に0を書き込むと、アドレス$400〜$7FFのRAMにアクセス出来なくなり、RAMのデータを保護することが出来ます。これは特にスタンバイモードに入る時に有効です。このビットはリセットで1にセットされます。

ウォッチドッグタイマ (WDT)

特長 解説 内部レジスタ
  1. ウォッチドッグタイマレジスタ (WDTR)

レジスタ一覧

 ADR Symbol Name                        R/W RESET
 000 DDR2   Data Direction Register 2
 001 DDR1   Data Direction Register 1
 002 PORT2  Port Data Register 2
 003 PORT1  Port Data Register 1
 004 
 005 WDTR   Watch Dog Timer Register
 006 ADCSR  A/D Control and Status Register
 007 ADDR0  A/D Data Register 0 (H)
 008 ADDR0  A/D Data Register 0 (L)
 009 ADDR1  A/D Data Register 1 (H)
 00A ADDR1  A/D Data Register 1 (L)
 00B ADDR2  A/D Data Register 2 (H)
 00C ADDR2  A/D Data Register 2 (L)
 00D ADDR3  A/D Data Register 3 (H)
 00E ADDR3  A/D Data Register 3 (L)
 00F RAMCR  A/D Data Register 0 (H)
 010 UCER1  UPP Contact Enable Register 1
 011 UCER2  UPP Contact Enable Register 2
 012 UOR2   UPP Output Register 2
 013 UOR1   UPP Output Register 1
 014 NDER   Next Data Enable Register
NDR	    Next Data Register
USCR	    UPP Sytem Control Register
MFNR	    Maximum Funxtion Number Register
FNR	    Function Number Register
CMR	    Command Register
RASRA	    Register Assignment Register A
RASRB	    Register Assignment Register B
IOARA	    I/O Assignment Register A
IOARB	    I/O Assignment Register B
IOARC	    I/O Assignment Register C
IOARD	    I/O Assignment Register D
IER3	    Interrupt Enambe Register 3
IER2	    Interrupt Enambe Register 2
IER1	    Interrupt Enambe Register 1
IRQ3	    Interrupt Request Register 3
IRQ2	    Interrupt Request Register 2
IRQ1	    Interrupt Request Register 1
ISR3	    Interrupt Status Register 3
ISR2	    Interrupt Status Register 2
ISR1	    Interrupt Status Register 1
ISCR3	    Interrupt Status Clear Register 3
ISCR2	    Interrupt Status Clear Register 2
ISCR1	    Interrupt Status Clear Register 1
UIOR	    UPP I/O Register
UDR	    UPP Data Register


 400
  |         RAM
 7FF


kaba@jsk.t.u-tokyo.ac.jp
Last modified: Thu Sep 17 06:52:56 1998